台積電攜手ASML、imec 300毫米晶圓達成50奈米2D電晶體，良率94%

台積電(2330)、艾司摩爾(ASML)與imec三方在300毫米晶圓上，共同實現了接觸多晶矽間距(CPP)僅50奈米的二維(2D)材料電晶體，元件正常運作比例達到94%。

imec於6月15日發布的新聞稿指出，三家機構已將二硫化鉬(MoS2)n型場效電晶體(nFET)，以及二硫化鎢(WS2)、二硒化鎢(WSe2)p型場效電晶體(pFET)，整合到300毫米晶圓上。CPP是描述閘極與源極、汲極接觸點重複排列間距的製程指標。

imec運算與記憶體元件技術研發副總裁Gouri Sankar Kar表示，「這是首次在不犧牲2D nFET與pFET效能的前提下，達成50奈米CPP」。他指出，這項成果的意義不只在於實驗室層級的元件表現，更在於大型晶圓製程中同時實現n型與p型元件的整合。

台積電技術長(CTO)Min Cao在同一份新聞稿中表示，此次合作的重點在於降低「從實驗室走向量產線(lab to fab)」轉換過程的風險，並加快轉換速度。要將2D材料真正導入量產流程，還必須同步驗證良率、可靠度，以及與既有製程的相容性。

艾司摩爾表示，透過極紫外光(EUV)微影技術，已將通道長度縮短至28奈米。不過通道長度與CPP是兩個不同指標，不能僅憑單一製程數字判斷電晶體整體尺寸。

2D材料厚度僅有原子層等級，有利於閘極電場控制電流。但也正因如此，在表面形成閘極絕緣層時容易產生介面缺陷、漏電流與載子遷移率下降等問題，「介面工程」因此成為關鍵課題。

國立陽明交通大學(NYCU)學術典藏庫公開的一篇2025年碩士論文，也探討了同樣的問題。論文由NYCU研究生Yuan-Chun Su與指導教授Wen-Hao Chang共同完成，研究主題為二硫化鉬頂閘極電晶體的超薄介面氧化層控制。

研究團隊以超高真空電子束蒸鍍方式，在二硫化鉬表面鍍上約0.3奈米厚的鋁，再氧化形成氧化鋁(Al2O3)介面層。在通道長度100奈米、單層二硫化鉬場效電晶體上，量測到等效氧化層厚度(EOT)約1奈米，峰值穿導值達0.45mS/μm。

EOT是將實際絕緣層的電性表現換算成二氧化矽厚度所得的數值，數字愈小代表閘極對電場的控制力愈強，但同時也必須兼顧絕緣性能與漏電流的管理。

台積電在2022年公開的研究中，同樣採用化學氣相沉積(CVD)法製成的單層二硫化鉬，搭配鉿系原子層沉積絕緣層。當時達成的EOT約1奈米，次臨界擺幅為68mV/dec，展現了2D材料在閘極控制上的潛力。

《自然》(Nature)於7月1日公布的另一篇論文，則針對接觸點微縮問題進行量測。研究團隊確認，採用鉍接觸的單層二硫化鉬電晶體，其載子傳輸長度約為2.0奈米。

載子傳輸長度指的是電荷從金屬接觸點實際傳送到半導體通道的距離。換句話說，2D電晶體要進一步微縮，除了通道長度之外，接觸電阻、接觸點尺寸與閘極絕緣層都必須同步縮小。

部分外媒標題提到的0.42奈米數字，在公開研究資料中並未直接得到證實。目前可確認的數字分別是「約0.3奈米鋁介面層」「EOT約1奈米」「約2.0奈米載子傳輸長度」與「50奈米CPP」，四者所指的物理對象並不相同，不宜混為一談。

評論：這項研究驗證的是下一代半導體製造技術，並非特定股票或個股的利多依據。台積電將AI導入半導體製造流程、同時因應AI晶片需求成長的產業結構，雖與此次成果的背景相呼應，但目前並未出現與加密貨幣、區塊鏈市場直接掛鉤的業務或資金往來。

2D材料電晶體要真正走向量產，仍須以300毫米晶圓上驗證的元件表現為基礎，進一步確認良率、可靠度、長期穩定性與製程成本。就目前而言，已獲確認的成果僅止於50奈米CPP、94%正常運作比例，以及28奈米通道長度。

查證來源：國立陽明交通大學學術典藏庫、imec新聞稿、台積電研究頁面、《自然》論文