華為量產381款晶片 提出Tau縮放新路線

華為（Huawei）提出一套全新的晶片設計路線「Tau縮放定律（Tau Scaling Law）」，目標是透過縮短訊號延遲時間，取代持續微縮電晶體尺寸的傳統做法。華為並表示，過去六年已依循這項原則設計並量產381款晶片。

根據華為官方發表，何庭波（He Tingbo）華為半導體業務總裁於5月25日（當地時間）在上海舉行的IEEE國際電路與系統研討會（ISCAS 2026）上公開了Tau縮放定律，強調這是以「時間微縮」取代「幾何微縮」的新構想。

Tau縮放定律的核心，不在於持續縮小電晶體體積，而是縮短訊號通過元件、電路、晶片與系統各層級所需的時間。華為指出，只要降低各階段的時間常數Tau（τ），就能同步提升效能、能源效率與電晶體密度。

實現這項構想的關鍵技術是「邏輯摺疊（LogicFolding）」。這項技術透過重新安排電路佈局與訊號路徑，縮短主要走線長度，藉此降低資料傳輸過程中產生的延遲。

華為在同場發表中提到，過去六年間已依循Tau縮放定律設計並量產381款晶片。換句話說，這項原則並非僅套用在單一產品，而是從元件到系統層級，貫穿多個設計階段。

首款導入該原則的產品，是預計於2026年秋季推出的麒麟（Kirin）晶片，屆時邏輯摺疊架構將首度應用於實際產品。

華為在5月25日的官方發表中還表示，目標是在2031年前，將依此方式設計的高效能晶片電晶體密度提升至14埃（Å），也就是相當於1.4奈米製程的水準。換言之，華為的目標並非實際量產1.4奈米製程，而是達到相對應的電晶體密度。

這項路線與中國半導體產業難以取得先進曝光設備的現實環境密切相關。外界解讀，華為此舉是希望跳脫單靠製程微縮提升效能的模式，轉而透過設計與封裝技術尋求突破。

輝達（NVIDIA，NVDA）執行長黃仁勳（Jensen Huang）5月28日在台灣接受當地媒體採訪時，針對Tau縮放定律表示「對華為來說是一項突破」，科技新報（TechNews）報導了這段談話。這番評論被視為，肯定華為試圖以設計技術繞過製程限制的嘗試。

不過黃仁勳也強調，晶片堆疊、3D封裝與混合鍵合（hybrid bonding）技術，是台灣與台積電（TSM）耕耘近十年的領域，因此他認為華為的做法對台積電並不構成威脅。這意味著，華為的技術路線短期內仍難以直接取代現有的先進製程競爭格局。

南華早報（South China Morning Post）報導指出，Tau縮放定律究竟是實質突破還是誇大宣傳，仍有待驗證，華為所提出的效能與密度目標最終能在實際產品中達成到什麼程度，將是評估的關鍵指標。

目前尚未發現這項技術與加密貨幣、區塊鏈市場的直接關聯。不過在AI同時影響半導體需求與製造流程的結構下，資料中心運算設備的供應與採購成本，仍與區塊鏈基礎設施業者所使用的GPU、AI伺服器環境間接相關。