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英特爾(Intel，$INTC)發表次世代先進封裝技術EMIB-T，最大可支援120×120mm封裝尺寸，直接叫陣台積電(TSMC，$TSM)以CoWoS為核心的先進封裝版圖。市場上雖有分析指出技術驗證良率已達90%，但這與最終量產良率仍須分開看待。
英特爾在2026年電子零組件技術會議（ECTC）發表的資料中指出，EMIB-T運用矽穿孔（TSV）技術，可提升供電效率與高速訊號傳輸表現。技術目標包括：△凸塊間距25微米 △封裝尺寸達120×120mm △整合9個光罩面積以上的運算與記憶體矽晶片 △支援HBM4e每秒12Gb傳輸速度 △支援UCIe每秒64Gb傳輸速度。
EMIB-T之所以受到矚目，背後原因在於AI加速器與高效能運算（HPC）晶片持續大型化。隨著運算晶粒與高頻寬記憶體（HBM）需要在單一封裝內容納更多數量，先進封裝產能已成為AI半導體供應鏈的關鍵一環。本站先前也曾分析，輝達(NVIDIA，$NVDA)可能調整2027年款AI加速器的HBM規格，這項判斷同樣是以HBM供應有限為前提。
台積電(TSMC，$TSM)的CoWoS技術是透過大型矽中介層連接邏輯晶片與HBM，英特爾的EMIB系列則是在需要連接的部位配置小型矽橋。英特爾表示，這種作法比起使用大型中介層，能減少矽材料用量與製造負擔。
分析師郭明錤（Ming-Chi Kuo）在X平台上表示：「開發中的EMIB-T技術驗證良率達到90%，這是正面訊號，但也在合理預期範圍內。」他接著指出，要把良率從90%拉高到98%以上，難度會比開發初期更高。評論來看，這也是技術驗證良率90%不能直接等同於最終量產良率的原因，先進封裝從實驗室走向大規模量產之間，往往還有一段落差要跨越。
台積電同樣持續擴充CoWoS產能。台積電在2026年北美技術研討會上表示，目前已量產5.5倍光罩尺寸的CoWoS，並計畫在2028年推出可整合約10顆大型運算晶粒與20組HBM堆疊的14倍光罩產品，2029年再進一步擴展至超越14倍光罩的規格。
英特爾也持續拓展面向外部客戶的先進封裝業務。Tom's Hardware在2026年4月報導，英特爾財務長戴夫·辛斯納（Dave Zinsner）在摩根士丹利TMT研討會上表示，先進封裝業務的合約規模已逼近每年數十億美元。不過，目前公開採用EMIB-T量產的外部客戶仍相當有限。
整體而言，這項發展與加密貨幣的關聯不如與AI半導體供應鏈來得直接。目前尚未有比特幣(BTC)採礦設備或區塊鏈專用晶片導入EMIB-T的案例。評論：EMIB-T的實際競爭力，仍須等外部客戶產品的量產良率與具體採用案例陸續公開後，才能做出更明確的判斷。
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