堆疊層數破400層 三星鎖定AI記憶體瓶頸

三星電子（Samsung Electronics）發表了堆疊層數超過400層的BV-NAND原型，以及將記憶體直接疊在AI加速器上方的zHBM概念。這項構想旨在縮短資料傳輸距離，藉此緩解AI系統在記憶體與儲存方面遇到的瓶頸。

三星電子於韓國時間5日至7日在美國加州聖塔克拉拉舉行的「Future of Memory and Storage 2026」（FMS 2026）展會上，展示了V10 Bonding V-NAND原型。這款被稱為BV-NAND的原型採用超過400層的堆疊結構，並運用晶圓接合（wafer bonding）技術。

PANews報導指出，BV-NAND的設計目標是將儲存密度較上一代V9 NAND提升約58%。這項技術並不只是單純增加單元堆疊層數，而是透過晶圓接合同步提升儲存密度，以及讀寫與輸出入效能。

晶圓接合是先分別製作放置記憶體單元的晶圓，以及承載周邊電路的晶圓，再將兩者結合的技術。這項設計聚焦於同時滿足AI系統所需的高容量與高能源效率。

三星電子同時在展會上發表了zHBM與zNAND-O概念。傳統高頻寬記憶體（HBM）通常配置在圖形處理器（GPU）或AI加速器旁邊，而zHBM則是將記憶體垂直堆疊在加速器上方，藉此縮短資料傳輸距離。

三星電子公布的資料顯示，zHBM相較於現行HBM5，儲存密度可提升逾10倍，能源效率約為3倍，熱阻則降至一半以下。不過，這些數字並非量產產品的確定規格，僅為概念模型階段的目標值。

隨著AI模型規模不斷擴大，運算裝置本身的效能已不再是唯一關鍵，裝置與記憶體之間資料傳輸的速度與效率同樣重要。資料中心面臨的壓力，正從單純的運算能力，逐漸擴散到記憶體容量、頻寬與資料傳輸結構等層面。

這項構想也呼應了業界以CXL為基礎的記憶體池化技術，用以因應AI記憶體瓶頸的整體趨勢。邁威爾科技（Marvell Technology）同樣在這場展會上，發表了一款260通道的CXL交換器，設計用於讓CPU與GPU存取外部的分離式記憶體。

三星電子先前也曾在FMS 2025上，將HBM4、HBM4E與客製化HBM、以CXL為基礎的記憶體擴充，以及以Z-NAND為基礎的記憶體級儲存技術，列為下一代資料中心基礎架構的主要方向。與在記憶體內部嵌入運算功能的HBM-PIM不同，zHBM是透過改變封裝與堆疊結構，直接縮短物理距離的做法。

集邦科技（TrendForce）在LinkedIn貼文中評論，zHBM是透過在GPU上方堆疊記憶體來擴大頻寬的結構，同時也指出三星電子尚未公布明確的量產時程。

此次發表顯示，HBM領域的競爭已不僅止於世代更迭，而是逐漸擴大為封裝、晶圓代工與記憶體整合能力的全面較量。三星電子長期以來，將同時掌握記憶體、晶圓代工與封裝能力，作為其AI記憶體策略的差異化優勢。

目前尚未發現這項技術與加密貨幣、區塊鏈產業有直接關聯。此次展會聚焦於服務AI系統、資料中心與超大規模基礎設施的記憶體與儲存技術，FMS 2026預計進行至韓國時間7日為止。