10天完成晶片初步設計，Cognichip稱一名工程師依55頁規格作業

Cognichip表示，一名工程師依據55頁規格，10天便完成晶片初步設計。公司稱，以傳統方式進行同一項工作，整個設計團隊約需20週（4至5個月）。

Cognichip在9月14日發布的公告中表示，這項評估是在一家全球前20大無晶圓廠半導體公司進行。Tom's Hardware於11月11日刊出的訪談也談到這項成果。

前端設計是將規格中的需求轉換為電路要實現的邏輯架構，屬於設計資料交付製造前的工作。

這次評估中，工程師負責設計微架構、撰寫RTL，並進行功能驗證，以及功耗、效能與面積（PPA）最佳化。RTL是描述數位電路如何處理資料的設計表示法。

評估採用的規格由客戶預先撰寫並提供，因此10天不包括撰寫規格所需時間，也不代表從開發到製造及實體晶片測試的完整週期。

ACI鎖定特殊應用積體電路（ASIC）與可程式化邏輯閘陣列（FPGA）設計。ASIC是為特定用途打造的晶片；FPGA則可在製造後重新設定功能。

Cognichip表示，公司開發的晶片設計AI模型將半導體的物理特性納入模型架構。公司稱，這與在通用語言模型上加掛設計功能的做法不同。

Crypto Briefing報導，Cognichip的一項展示降低18%漏電功耗，並達成2.4GHz時序收斂。這些數據是公司公布的示範指標。

漏電功耗是指電晶體未運作時仍然流失的電力；時序收斂則是確認訊號能否配合設計時脈，在期限內抵達。

企業版產品ACI Enterprise主打控管客戶設計資料，避免資料進入第三方AI訓練流程。Cognichip表示，設計資料會留在客戶的防火牆內。

Cognichip表示，目前已在40多項合作專案中導入ACI Enterprise，合作對象包括瑞薩電子（Renesas，6723）與SiTime（SITM）。合作專案數不代表有40多家客戶。

Cognichip成立於2024年。公司在9月發布的公告中表示，已募得9300萬美元。

半導體設計自動化也瞄準高昂的產業成本。Cognichip在同一份公告中指出，先進製程每次流片（tape-out）的成本為4000萬至1億美元。流片是將設計資料交付生產的程序。

Cognichip在9月14日發布的公告中預估，到2030年半導體設計人才缺口可能超過100萬人。公司也在同一份公告中表示，透過ACI，業界每年設計的晶片數量可增加至原本的2至3倍。

其他業者也開始將AI導入半導體設計工具。TokenPost先前報導，OpenAI與新思科技（Synopsys）計畫共同開發可操作設計工具並解讀結果的AI系統。Cognichip則在9月的公告中表示，ACI Enterprise已開始商用，並正提供給客戶使用。