1.6奈米A16製程完成驗證 台積電訂2026年Q4量產

台積電（Taiwan Semiconductor Manufacturing Company，$TSM）已完成採用背面供電網路的1.6奈米級A16製程平台開發與驗證，並將量產時程訂在2026年第4季。

2026 IEEE·JSAP VLSI研討會（VLSI Symposium）議程資料顯示，台積電開發並驗證了搭載「超級電源軌」（Super Power Rail，SPR）技術的A16平台，量產時間點訂於2026年第4季。台積電官方技術資料也將A16定義為結合奈米片電晶體與背面供電結構的製程。(vlsi26.mapyourshow.com)(tsmc.com)

A16的核心「詞」在於把電源佈線從晶片正面移到背面的背面供電網路（Backside Power Delivery）。傳統結構中，訊號佈線與電源佈線同時擠在正面。製程越微縮，佈線密度越高，要維持供電效率也越困難。

台積電在A16上把正面佈線空間留給訊號使用，並透過背面供電降低電壓降。韓聯社（Yonhap）轉引的台灣媒體報導指出，這套結構能把電力直接送到電晶體的源極與汲極區域。

台積電同步公布性能數據：與N2P製程相比，A16在相同電壓下速度可提升8%至10%，相同速度下功耗可降低15%至20%，晶片密度最高可提升1.10倍。VLSI研討會議程資料也指出，A16適合用於人工智慧（AI）與高效能運算（HPC）產品。

評論：這組數據顯示，製程微縮競賽的重心已從單純縮小線寬，轉向供電與佈線結構的改良。AI加速器與HPC晶片運算量大、耗電量高，同樣面積內如何分配訊號路徑與供電網路，直接左右效能與效率表現。

對讀者而言，真正牽動的是AI半導體供應鏈。大型AI加速器的效能並非只靠製程微縮決定，供電、訊號佈線、高頻寬記憶體（HBM）與先進封裝技術，都得同步到位才行。

本刊此前報導，輝達（NVDA）Feynman平台的相關討論中，也一併提到台積電A16製程、三維堆疊與光學共封裝技術。不過Feynman的最終規格與供貨時程變動，目前仍是相關報導提出的檢討事項，並非輝達官方的正式定案宣布。

台積電的投資計畫也同步曝光。台灣中央社（CNA）報導，台積電董事會11日通過約294億4,250萬美元（約合41兆韓元）的資本預算，用以配合長期產能規劃與技術開發藍圖。這筆預算將用於先進製程產能建置與廠房興建等用途。(focustaiwan.tw)

封裝產能是否吃緊，仍是有待確認的環節。韓聯社引述台灣媒體報導稱，受CoWoS產能不足影響，台積電部分封裝訂單已轉單至英特爾馬來西亞廠。CoWoS是連接GPU等運算晶片與HBM的先進封裝技術。

本刊也曾報導，台積電已量產5.5倍光罩尺寸的CoWoS先進封裝，並將良率拉升至98%以上。大型AI封裝需要運算晶片、HBM、基板與散熱結構一併設計，前段與後段產能因此得同步搭配。

業界人士認為，先進製程由台積電主導、部分後段封裝交由其他廠商分攤的架構，隨著AI需求擴大，未來可能更常被提及。不過個別客戶實際採用哪款產品、採購量多少，仍要等設計、良率與封裝產能等資訊公開後才能判斷。

A16是台積電在AI與HPC先進製程版圖上的下一步。目前確認的時程是2026年第4季量產，實際客戶產品能呈現多少效能與供貨量，仍取決於後續的產品規格與生產計畫公開進度。