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華為(Huawei)提出全新半導體設計思路，捨棄製程微縮，改以縮短晶片內部訊號延遲的方式提升效能。在先進設備取得受限的情況下，中國半導體產業能否靠設計與封裝最佳化縮小技術差距，成為市場關注焦點。
華為於5月25日在中國上海舉行的IEEE國際電路與系統研討會（ISCAS）上公開「τ（tau）縮放定律」，由何庭波(He Tingbo) 華為半導體事業群總裁於主題演講中發表。
τ縮放定律的重點並非透過幾何微縮縮小電晶體尺寸，而是聚焦於縮短訊號傳遞時間。透過降低訊號通過元件、電路、晶片與系統所需的時間常數τ，藉此提升效能、能源效率與電晶體密度。
核心實現技術為「邏輯摺疊」(LogicFolding)，透過重新配置電路佈局與訊號路徑，縮短主要佈線長度，降低訊號傳遞過程中的電阻與電容負載。
華為表示，過去六年間已依據τ縮放定律設計並量產381種晶片。首款採用邏輯摺疊架構的麒麟(Kirin)晶片預計於2026年秋季推出。
這項技術旨在降低對先進微影設備的依賴，透過設計、封裝與系統層面的最佳化提升效能，外界解讀此舉是中國半導體產業因應美國出口管制、在先進設備與高效能AI晶片取得受限下的應對策略。
不過，華為的設計構想並不代表能立即超越輝達(NVDA)在AI晶片領域的競爭力，實際效能、功耗表現與良率，仍須等採用邏輯摺疊技術的麒麟晶片正式上市後才能驗證。
輝達5月31日表示，Vera Rubin平台已進入量產階段，該平台的大規模代理（agent）處理量較上一代Grace Blackwell提升10倍。
輝達在2027財年第一季財報中表示，資料中心營收年增92%，這項數字顯示輝達的競爭優勢已不僅限於單一圖形處理器（GPU）效能，而是涵蓋整體AI基礎設施。
輝達同步建構CUDA生態系、高頻寬記憶體(HBM)、台積電(TSMC)先進封裝技術與伺服器供應鏈，相較之下，華為的τ縮放定律並非全盤複製這套架構，而更接近透過設計技術繞過製程限制的嘗試。
集邦科技(TrendForce)報導，輝達執行長黃仁勳(Jensen Huang)在訪問台灣期間表示，τ縮放定律對華為而言是重要突破，但對台積電並不構成威脅，認為在晶片堆疊、三維封裝與混合鍵合(hybrid bonding)等領域，台積電累積的技術實力短期內難以被取代。
目前尚未看到與加密貨幣市場的直接關聯，不過AI晶片供應與資料中心建置成本，與區塊鏈基礎設施業者所使用的GPU、AI伺服器環境有間接關係。
這項發表對比特幣(BTC)、以太幣(ETH)價格或特定區塊鏈專案獲利能力是否有直接影響，目前尚未獲得證實。華為預計於2026年秋季推出首款採用邏輯摺疊技術的麒麟晶片。
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