除錯週期最多縮短40%，新思科技公開AI晶片設計工作流程

新思科技(Synopsys，SNPS)發表兩款可自主執行驗證與實作作業的半導體設計工作流程，其中除錯工作流程在初步評估中，作業週期縮短了25%至40%。

新思科技表示，7月27日在美國舉行的DAC 2026大會上，展示了基於微軟(Microsoft，MSFT) Discovery平台的「除錯收斂(Debug Closure)」與「實作與收斂(Implementation and Closure)」兩款工作流程，兩者皆採用該公司的AgentEngineer技術。

EDA指的是半導體設計自動化。過去設計人員需逐一操作個別工具、確認各階段結果，而自主型工作流程則是由多個AI代理連續執行規劃、驗證、根因分析與品質調校等作業。

除錯收斂工作流程可自動完成設計驗證與錯誤根因分析，新思科技說明，在初步評估中除錯週期縮短了25%至40%。

需要留意的是，「最多縮短40%」這項數字適用於除錯週期，而非整體晶片設計時程。由於這是新思科技自行執行的初步評估結果，實際客戶環境中能否重現相同水準的生產力，仍需進一步驗證。

實作與收斂工作流程則是在Azure上運行新思科技的實作代理與Fusion Compiler，核心功能是調校設計結果品質(QoR)，並自動完成滿足設計條件的收斂流程。

在半導體設計中，「收斂」是指反覆調整結果，使效能、功耗、面積、時序等多項目標同時達標的過程。由於這些條件彼此牽動，通常需要多輪分析與修改才能完成。

微軟Discovery是專為科學研發打造的企業級代理式AI平台，能將自然語言指令轉換為結構化計畫，並串連多個專業代理與運算資源執行長時間作業，半導體與電子設計已被列為官方應用領域之一。

不過，Discovery目前僅開放部分客戶使用公開預覽版本。新思科技的工作流程也可在Discovery上進行評估，有意使用的客戶須透過新思科技申請評估權限。

AMD(Advanced Micro Devices)正評估是否採用這項工作流程，以加快下一代產品的開發速度。AMD的參與並非投資或效能保證，而是評估能否實際應用於開發環境的階段。

AMD與微軟已於7月20日宣布，將在Azure新增基於第六代AMD EPYC「Venice」平台的虛擬機器，以及專為半導體設計打造的Azure HXv2。此舉被解讀為朝設計軟體與雲端運算基礎設施整合提供的方向邁進。

新思科技今年3月也曾公開以多代理架構為基礎的設計與驗證工作流程，當時鎖定的是過去以人工作業需耗時4至6個月的系統單晶片(SoC)前端設計。

此次發表則是將自主化範圍，從前端設計延伸至除錯與實作階段，顯示EDA正從輔助設計人員的副駕駛式工具，逐步走向串聯多項作業的代理式體系。

這波變化也與AI同時影響半導體需求與製造流程的結構有所呼應。雖然此次發表與加密貨幣、區塊鏈並無直接關聯，但對挖礦與資料中心業者所使用運算設備的開發週期與採購環境，可能帶來間接影響。

新思科技公布的生產力數字仍停留在初步評估階段，Discovery平台也僅開放公開預覽。實際導入範圍與效能表現，仍有待透過新思科技取得評估權限的客戶在使用過程中進一步驗證。